module tyrc_dffre #(
	parameter WD = 1,
    parameter VA = {WD{1'b0}})
(
	input 				clk,
	input 				rst_n,
	input  	[WD -1:0]	d,
	input	            en,
	output reg[WD -1:0]	q
);

always @(posedge clk or negedge rst_n)begin
	if(~rst_n)  q <= VA;
	else if(en) q <= d;
end

endmodule
